機的完整設計)
簡介本資源是一套完整的基于FPGA的音樂演奏電路Verilog開發(fā)工程面向數字電路初學者、電子類專業(yè)學生及FPGA入門開發(fā)者解決從硬件邏輯設計到音頻信號生成的全流程實踐問題。項目涵蓋音符解碼、頻率發(fā)生、PWM音量控制、時序調度等核心模塊融合數字系統設計與基礎音樂理論適用于課程設計、綜合實驗或競賽備賽場景。壓縮包共166個文件約13.85MB包含21個hdb/cdb編譯數據庫、21個v源文件含decoder.v、clk_divide.v、music_top.v等關鍵Verilog模塊、7個qmsg/rpt綜合與仿真報告、5個txt/readme文檔說明與配置指引以及sof配置文件、qsf引腳約束、mif音符數據表等典型Quartus工程要素。已有750人學習下載提供可直接編譯下載運行的完整工程結構支持FPGA板卡實機驗證并附帶備份文件與層次化設計信息便于理解模塊劃分與信號流向快速掌握數字音頻硬件實現方法。 按鍵按下去的瞬間蜂鳴器里冒出一個干干凈凈的“Do”然后跟著節(jié)奏一個一個往下走最后串成一句完整的《小星星》。第一次在FPGA開發(fā)板上把音樂“跑”起來的時候那種整條信號鏈路都在自己掌控里的踏實感確實讓人有點上癮。這個被稱為“基于FPGA的音樂演奏電路”的小項目是我?guī)氯巳腴T時非常喜歡讓他們動手做的一個題目也適合所有剛接觸Verilog和數字電路設計的同學。它看起來只是讓蜂鳴器唱歌但背后其實是時鐘分頻、計數器、狀態(tài)機、查表ROM、仿真驗證、引腳約束這一整套FPGA開發(fā)基本功的濃縮。這篇文章就把這個項目的完整拆解寫出來從音樂原理到模塊設計從仿真到上板再到我踩過的各種坑一次講清楚。1. 音樂演奏電路的核心原理和整體設計思路先說個很多人第一次聽到這個題目都會有的疑問FPGA是干邏輯控制的怎么能“演奏音樂”要回答這個得先把音樂的本質拆開看。1.1 音樂的三要素音高、音長、音色任何一段旋律扒開來看就三個維度音高頻率、音長時值、音色波形諧波構成。FPGA這種以時鐘和邏輯為基本單元的數字器件恰好對前兩個維度有天然的控制力。音高由頻率決定。標準音A4是440HzC調的Do中央C是261.63Hz。要發(fā)出這些聲音本質上就是讓輸出引腳按對應的頻率翻轉電平產生方波推動蜂鳴器發(fā)聲。FPGA有固定的系統時鐘比如常見的50MHz通過分頻就能得到任意低于系統時鐘的頻率。音長由時值決定。一首曲子里的四分音符、八分音符對應的是一段確定的時間長度。FPGA用計數器就能精確計時到點就切換音符。精度能到納秒級比人靠節(jié)拍器數拍子準得多。音色這個維度對于入門項目來說可以先放一放。用方波直接推蜂鳴器出來的聲音就是老式電子表那種“滴滴”聲談不上音色。不過后面如果想升級音質可以在FPGA內部做DDS直接數字頻率合成或PWM調制再配合外部DAC或低通濾波器來逼近正弦波。這個屬于進階玩法后面單獨說。1.2 方案選型從蜂鳴器到音頻輸出的三條路線硬件輸出方案直接決定了你的電路復雜度和音質上限做項目前要先把這條路線給定下來。我見過不少人在這一步沒想清楚買了兩三種器件反復折騰非常耽誤時間。無源蜂鳴器直推這是最省事的方案。所謂無源蜂鳴器是指內部沒有振蕩電路必須外部給一個方波才會響。頻率由你給的方波決定這和FPGA分頻輸出的思路完全對口。有源蜂鳴器則相反通電就響頻率固定只能做報警器做不了音樂買的時候千萬看清楚。無源蜂鳴器驅動電流很小FPGA引腳通常能直接帶起來串一個幾百歐的電阻保護引腳就夠了。喇叭PWM功放蜂鳴器音量小、頻響窄想聲音大一點、低頻好一點可以用喇叭。但喇叭需要比較大的驅動電流FPGA引腳帶不動常用的做法是輸出PWM波形經過一個三極管或者專用功放芯片比如LM386放大。PWM的載波頻率要遠高于音頻頻率一般用幾百kHz再用RC低通濾波器把方波的高頻諧波濾掉。DAC音頻放大器這算音質天花板了。在FPGA內部用DDS或查找表生成正弦波采樣數據通過并行或串行接口送給外部DAC芯片然后進功放。FPGA里存的也不再是一串頻率值而是一段段波形采樣點能做真正細膩的波形控制。這塊的復雜度上了一個臺階但很多做信號發(fā)生器的項目都是這條路。對新手來說我的建議非常明確第一版先走無源蜂鳴器直推把邏輯全部調通音準、節(jié)奏都對了再考慮升級PWM喇叭方案。上來就搞DAC邏輯和硬件同時調問題一下子混在一起很難排查。1.3 系統框架模塊劃分和信號流向想清楚目標和輸出路線之后整個電路就可以劃分成幾個職責單一的模塊。這也是FPGA開發(fā)的一個基本素養(yǎng)先畫架構再寫代碼別一上來就在一個always塊里堆所有功能。我的系統分成了四塊時鐘模塊把開發(fā)板上的50MHz或你板子的實際頻率系統時鐘接進來不做分頻也可以用它作為全局時鐘驅動所有模塊同步工作。分頻的事情交給具體功能模塊做。分頻模塊輸入一個音符編碼比如用4位二進制表示低音到高音的常用音輸出該音符對應的方波。內部就是把系統時鐘按目標頻率進行計數分頻。節(jié)拍控制模塊以固定頻率產生節(jié)拍脈沖一拍一個脈沖狀態(tài)機靠它推進到一個音符的結束時點。節(jié)拍速度用撥碼開關或者參數調整。控制狀態(tài)機模塊內部ROM存著一首曲子的音符序列每收到一個節(jié)拍脈沖就切換到下一個音符把對應的音符編碼送給分頻模塊。信號流向其實是一條非常清晰的單向鏈控制狀態(tài)機從ROM取音符編碼送到分頻模塊分頻模塊按頻率翻轉輸出最終驅動蜂鳴器。時鐘模塊負責給所有時序邏輯打拍子。任何一環(huán)出問題都只影響自己這一段的邏輯定位起來特別方便。2. 核心模塊的細節(jié)設計與參數計算整個項目的精華都在參數計算里。很多新手拿到代碼能跑但讓他換一首曲子、換一塊晶振就不知道怎么改了。這章把每個模塊的所以然講透。2.1 分頻器怎么用50MHz時鐘“彈”出Do-Re-Mi分頻器是整個電路最核心的模塊。它的任務也很純粹輸入一個時鐘頻率輸出一個指定頻率的方波。以50MHz系統時鐘為例要產生中央C261.63Hz的Do方法如下。先明確輸出頻率和時鐘頻率的關系。我們讓計數器從0累加到某個閾值后翻轉輸出信號一次那么輸出信號翻轉一次需要N個時鐘周期一個完整周期就需要2N個時鐘周期。所以[ N \frac{F_{clk}}{2 \times F_{note}} ]把50MHz和261.63Hz代進去[ N \frac{50,000,000}{2 \times 261.63} \approx 95,555 ]意味著計數器從0計數到95,554每次到頂就把輸出翻轉一次這樣輸出的方波頻率就是261.63Hz。同理每個音符的N值都可以算出來。我把C調低音5到高音1的常用音對照表直接整理出來開發(fā)時照著填就行。音符頻率Hz分頻計數N50MHz音符編碼低音5 Sol196.00127,5514d1低音6 La220.00113,6364d2低音7 Si246.94101,2394d3中音1 Do261.6395,5554d4中音2 Re293.6685,1344d5中音3 Mi329.6375,8424d6中音4 Fa349.2371,5834d7中音5 Sol392.0063,7764d8中音6 La440.0056,8184d9中音7 Si493.8850,6244d10高音1 Do523.2547,7794d11高音2 Re587.3342,5674d12高音3 Mi659.2637,9214d13休止符0無輸出4d0這里有兩個容易被忽視的細節(jié)。第一N值要取整數所以頻率會有微小偏差。以中央C為例95,555代入反推實際頻率是261.626Hz和261.63Hz的偏差在萬分之幾人耳完全聽不出來。但如果你把N算錯一位比如少了個0頻率就差了10倍聽起來就完全對不上號了。第二計數器位寬要留夠。95,555這個數轉成二進制是17位2^17131,072所以計數器至少要聲明成[16:0]或[17:0]。新手直接寫個[7:0] counter仿真時看不出問題一上板音高全亂原因就在這。實際代碼里我會用一個查找表實現音符編碼到分頻閾值的映射。用case語句把上面表格里的N值填進去就行簡單直觀綜合器也會自動優(yōu)化成ROM或MUX。2.2 音符編碼與ROM查表方案分頻模塊解決了“單個音怎么發(fā)聲”的問題那“整首曲子怎么唱”就得靠音符序列來控制。常見的做法有兩種。第一種是ROM查表法。預先把一首曲子的音符編碼按順序寫進一個ROM或數組狀態(tài)機用地址計數器逐個讀出每個節(jié)拍地址加一。這種做法的優(yōu)點是非常規(guī)整想換曲子只需要替換ROM的內容加一首歌就是多一份ROM的事很適合做個點歌器。缺點是多了一個地址計數邏輯對新手來說狀態(tài)機的狀態(tài)轉移要理清楚。第二種是狀態(tài)機直接枚舉。把每個音符做成一個狀態(tài)狀態(tài)轉移條件就是節(jié)拍脈沖。比如《小星星》前幾句就是Do狀態(tài) - Do狀態(tài) - Sol狀態(tài) - Sol狀態(tài) - La狀態(tài) - La狀態(tài) - Sol狀態(tài)。在Verilog里用parameter定義每個狀態(tài)狀態(tài)機里一條條列出來。我?guī)俗鲰椖糠炊扑]第二種。原因很簡單ROM查表法雖然“專業(yè)”但狀態(tài)機枚舉能把音符編碼、分頻、節(jié)奏的關系一次性理清楚。等把狀態(tài)機玩熟了再去看ROM查表法簡直就是降維打擊。而且狀態(tài)機枚舉天然支持跳轉比如做個循環(huán)播放或者按鍵暫停都很好改。不過代碼風格上要提醒一點狀態(tài)機的狀態(tài)不要用魔法數字一定要用parameter定義。不然一首歌幾十個狀態(tài)代碼里全是4d4、4d8過兩周你自己都看不懂在唱什么。2.3 節(jié)拍控制用計數器撐起節(jié)奏音高解決了接下來是音長。這是很多人做這個項目最容易翻車的地方。節(jié)拍的本質是一個精確的時間基準。假設一首歌是4/4拍每分鐘120拍那一拍就是0.5秒。我們要讓系統每0.5秒產生一個脈沖控制模塊收到脈沖就切到下一個音符。實現方法和分頻器幾乎一樣計數器從0累加到閾值就清零并輸出一個單周期的脈沖信號。這里計數的是50MHz的時鐘周期數[ M 50,000,000 \times 0.5 25,000,000 ]計數器位寬就要滿足25,000,000這個數是25bit2^2416,777,216不夠2^2533,554,432夠了。在設計節(jié)拍參數時我習慣把“每拍計數數”定義成一個parameter這樣想改歌曲速度只需要改一個數字。比如parameter BEAT_CNT 25_000_000;這是每分鐘120拍的速度。如果想讓曲子慢一點改成30_000_000就是每分鐘100拍。另外不同音符的時值是通過“占幾個節(jié)拍脈沖”實現的。四分音符占1拍二分音符占2拍八分音符占0.5拍。在狀態(tài)機里八分音符就需要在同一個音符狀態(tài)停留半個節(jié)拍周期。實現上有兩種做法一是把狀態(tài)機設計成每一個節(jié)拍脈沖切到下一個狀態(tài)同時允許兩個連續(xù)狀態(tài)是同一個音符編碼這樣八分音符就寫成兩個相同的連續(xù)狀態(tài)二是在狀態(tài)機里再細分計數允許一個狀態(tài)持續(xù)半拍。我傾向第一種因為狀態(tài)的推進邏輯單一不容易出錯。2.4 頂層控制邏輯狀態(tài)機的正確打開方式狀態(tài)機是這個項目的大腦。它的工作方式可以用一句通俗的話描述每個節(jié)拍脈沖到來我把當前的音符編碼發(fā)給分頻模塊然后自己想一下個音符是什么。寫狀態(tài)機最關鍵的是分清“組合邏輯輸出”和“時序邏輯狀態(tài)跳變”。很多新手把這兩件事寫在一個always塊里綜合出來一堆奇怪的鎖存器。我推薦三段式狀態(tài)機寫法一個always塊負責狀態(tài)寄存器更新一個always塊負責次態(tài)判斷一個always塊或者assign語句負責輸出。以《小星星》開頭幾個音符為例狀態(tài)跳變大概是這樣的localparam S_REST 3d0; localparam S_DO1 3d1; localparam S_DO2 3d2; localparam S_SOL1 3d3; localparam S_SOL2 3d4; localparam S_LA1 3d5; localparam S_LA2 3d6; localparam S_SOL 3d7; always (posedge clk or negedge rst_n) begin if (!rst_n) state S_REST; else if (beat_pulse) state next_state; end always (*) begin case (state) S_REST: next_state S_DO1; S_DO1: next_state S_DO2; S_DO2: next_state S_SOL1; S_SOL1: next_state S_SOL2; S_SOL2: next_state S_LA1; S_LA1: next_state S_LA2; S_LA2: next_state S_SOL; default: next_state S_REST; endcase end always (*) begin case (state) S_REST: note_code 4d0; S_DO1, S_DO2: note_code 4d4; S_SOL1, S_SOL2: note_code 4d8; S_LA1, S_LA2: note_code 4d9; S_SOL: note_code 4d8; default: note_code 4d0; endcase end上面這段代碼很直觀地展示了“一拍一切”的思路。八分音符就是把同一個音符編碼放在兩個連續(xù)狀態(tài)里每個狀態(tài)占一個節(jié)拍脈沖。這首曲子的完整版本狀態(tài)數比較多但單個狀態(tài)的功能很簡單擴展起來也順手。這里再補充一個我走過的彎路狀態(tài)編碼要用獨熱碼還是二進制碼。在資源不緊張的入門級FPGA上二進制碼完全夠用代碼也好讀。獨熱碼適合狀態(tài)數很多、對時序性能要求高的場景這個項目用不上。3. 從仿真到上板的完整實操流程原理講得再多不如動手跑一遍。這一章給出我推薦的一套實操流程從建工程到上板全走一遍中間穿插一些很具體的操作細節(jié)。3.1 工程搭建與代碼組織開發(fā)環(huán)境我用的是Vivado如果你用的是QuartusIntel FPGA或者國產FPGA的IDE思路完全一致只是界面和約束文件的格式略有差異。新建工程的時候芯片型號一定要選對。不同開發(fā)板用的FPGA芯片不同比如常見的有Artix-7 XC7A35T、Cyclone IV EP4CE10等。選錯了芯片后面綜合布局布線會報錯引腳約束也匹配不上。工程建好之后我習慣把源碼按模塊分文件組織top.v頂層模塊負責例化所有子模塊定義端口連接clk_div.v分頻模塊音符編碼轉方波輸出music_ctrl.v控制狀態(tài)機模塊節(jié)拍推進和音符序列管理beat_gen.v節(jié)拍發(fā)生器輸出節(jié)拍脈沖這樣做的好處是每一個文件都短小精悍查問題的時候能快速定位。很多人喜歡把幾百行代碼寫在一個文件里不是不行但等到上板出問題要調試的時候就會體會到模塊化拆分的痛苦。3.2 仿真驗證先“聽”后“彈”寫仿真測試平臺testbench是這個項目里最值得花時間的環(huán)節(jié)。很多人喜歡直接上板靠耳朵聽但那樣調試效率極低。好的仿真能讓你在幾分鐘內確認邏輯正確性。Testbench的基本結構是例化被測試的頂層模塊生成時鐘信號拉高復位然后觀察波形。timescale 1ns / 1ps module tb_music(); reg clk; reg rst_n; wire buzzer_out; top u_top( .clk (clk), .rst_n (rst_n), .buzzer (buzzer_out) ); initial begin clk 0; rst_n 0; #100; rst_n 1; end always #10 clk ~clk; // 50MHz時鐘周期20ns endmodule這里有一個關鍵的仿真技巧真實的節(jié)拍計數和分頻計數都太大了。比如節(jié)拍計數器要數25,000,000個周期仿真需要跑25,000,000 × 20ns 0.5秒。這個時間在仿真器里能跑但波形看起來非常長而且如果你想驗證整首曲子那就要等好幾分鐘。我的做法是仿真的時候把分頻閾值和節(jié)拍閾值都臨時縮小比如把BEAT_CNT從25,000,000改成2500把分頻閾值也等比縮小。這樣邏輯鏈路完全一致但仿真時間從幾秒縮到幾微秒波形一眼就能看完。邏輯驗證通過之后再改回真實參數上板。這個“參數臨時縮小”的方法在實際開發(fā)中非常實用所有帶計數器的項目都能這么干。仿真時要重點看三個信號分頻模塊的輸出是否按預期翻轉、節(jié)拍脈沖是否周期出現、狀態(tài)機是否按順序切換音符。如果你用ROM查表方案還要檢查地址是不是按順序加一。3.3 引腳約束與硬件連接仿真通過后真正的硬件挑戰(zhàn)才開始。首先要把FPGA的引腳和實際硬件對應起來。你需要翻開開發(fā)板的原理圖找到三樣東西系統時鐘引腳、蜂鳴器引腳、復位按鍵引腳。比如某塊常見的開發(fā)板上系統時鐘是50MHz連接在FPGA的E3引腳蜂鳴器連接在M14引腳復位按鍵連接在C12引腳。這些引腳號每個板子都不一樣必須查原理圖確認不能照抄別人的約束文件。在Vivado里約束文件.xdc的核心內容就是告訴工具邏輯端口對應物理引腳、電平標準是什么。一個典型的引腳約束長這樣set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property PACKAGE_PIN M14 [get_ports buzzer] set_property IOSTANDARD LVCMOS33 [get_ports buzzer] set_property PACKAGE_PIN C12 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n]電平標準大多用LVCMOS33因為大部分開發(fā)板的銀行電壓是3.3V。如果你接的是2.5V或1.8V的外設電平標準就要相應調整否則可能工作不穩(wěn)定甚至燒壞引腳。硬件連接方面蜂鳴器的長腳是正極短腳是負極。FPGA引腳輸出方波直接驅動無源蜂鳴器即可。我強烈建議在蜂鳴器正極和FPGA引腳之間串一個100到300歐的電阻不僅限流保護引腳也能讓聲音稍微柔和一點。有些無源蜂鳴器內部有線圈直接連引腳在輸出翻轉瞬間會有反電動勢串電阻能有效緩解。3.4 上板調試與最終驗證上板之后第一件事不是聽音樂好不好聽而是先確認幾個基本現象開發(fā)板電源燈正常程序下載成功沒有報錯按下復位按鍵后蜂鳴器開始發(fā)聲聲音有節(jié)奏不是一響到底也不是完全無聲如果完全不響先用示波器或者邏輯分析儀測FPGA引腳有沒有方波輸出。沒有示波器的話可以用萬用表測引腳平均電壓。方波的平均電壓大約是1.65V左右。如果引腳電壓一直是0或一直高電平說明分頻邏輯有問題或者引腳約束不對。如果聲音響了但節(jié)奏不對優(yōu)先檢查節(jié)拍計數器的閾值有沒有寫錯。比如把50000000寫成了5000000節(jié)拍速度就快了10倍。這個錯誤很隱蔽因為仿真時縮小參數反而掩蓋了問題。如果音準不對比如聽起來整體偏高或偏低先把某一個音符的頻率用示波器量一下或者用手機上的調音器APP對準。大多數情況下是分頻閾值算錯或計數器位寬不夠導致溢出。說到驗證我推薦一個很實用的土辦法把FPGA的同一個音符信號引到一個LED上。因為方波頻率在幾百赫茲LED看起來是常亮實際在快速閃爍但如果你設置一個很低的分頻值比如10HzLED就會明顯閃爍。用手機慢動作視頻拍LED數一秒內閃幾下就能驗證分頻邏輯是否正確。這個方法在沒有儀器的條件下非常管用。4. 常見問題與調試技巧實錄做硬件項目踩坑是常態(tài)。這一章把我見過和經歷過的高頻問題整理出來寫成一個速查表再挑幾個典型的展開講講。4.1 典型問題速查表現象可能原因排查方法蜂鳴器完全不響有源/無源蜂鳴器選錯確認是無源蜂鳴器蜂鳴器完全不響引腳約束錯誤對照原理圖檢查XDC蜂鳴器完全不響復位一直拉低檢查復位按鍵電平蜂鳴器一直響不停分頻器輸出恒為高/低示波器測引腳檢查N值有聲音但音調不對分頻閾值計算錯誤調音APP對準單音有聲音但音調不對計數器位寬不夠確認位寬 ≥ log2(N)節(jié)奏忽快忽慢節(jié)拍閾值參數不一致檢查BEAT_CNT聲音發(fā)悶/聲音小蜂鳴器驅動電流不足換三極管放大驅動仿真正確上板不響引腳未約束或約束錯誤檢查時序報告和XDC上電偶爾不響復位時序不穩(wěn)定增加復位延時或外部復位芯片4.2 仿真與上板不一致的坑最常見也最讓人抓狂的就是“仿真明明對了上板就是不行”。根據我的經驗原因通常集中在三處。第一引腳沒有約束或約束錯誤。仿真時信號是虛擬的不需要管引腳。上板后如果沒有正確的引腳約束工具會隨機分配或者直接報錯。最坑的是有些工具在未約束時會自動分配引腳看起來下載成功了實際上信號根本沒接到蜂鳴器上。所以燒錄之前一定要看implementation的pin report確認每個端口都綁到了正確的引腳。第二復位邏輯的差異。仿真時復位信號是理想化的從0變1只是一瞬間的事。但實際上電時FPGA內部的復位信號可能因為電源爬坡、時鐘未穩(wěn)定等原因出現毛刺。我習慣在頂層模塊里加一個上電延時復位用計數器對系統時鐘計數比如數滿100,000個周期后再釋放復位。這個做法能解決很大一部分“上電不響”的問題。第三時序約束缺失導致的亞穩(wěn)態(tài)或時序違例。這個項目邏輯簡單通常不會有時序收斂問題但如果你的狀態(tài)機跳變沿和時鐘邊沿配合不當個別情況下會出現偶爾跳錯狀態(tài)的現象。解決方法是在XDC里加上主時鐘約束create_clock -period 20.000 -name sys_clk [get_ports clk]時鐘約束加上之后工具會做真正的時序分析如果存在嚴重違例會明確報出來方便提前處理。這個習慣要從入門就養(yǎng)成等以后做高速接口的時候會省非常多事。4.3 音色和音質的進一步提升如果你做完第一版覺得“電子琴”效果太塑料了那么可以朝這幾個方向做無損升級。第一個方向是PWM模擬正弦波。原理是讓FPGA輸出一個高頻PWM信號占空比按正弦波的幅度變化再經過一個低通濾波器把高頻載波濾掉剩下的就是平滑的正弦波。這個技術本質上就是1bit DAC在很多音頻應用里都有。比直接用方波推蜂鳴器聲音會柔和非常多。第二個方向是查表DDS。先把一個周期的正弦波采樣成256個點存到ROM里然后用相位累加器按目標頻率去掃ROM輸出對應的采樣值。通過改變相位累加步長就能精確控制輸出頻率。相比分頻器DDS的頻率分辨率可以做得很高而且輸出波形連續(xù)性好。這個方案在函數信號發(fā)生器里非常經典。第三個方向是增加交互。比如用按鍵輸入音符做成一個可彈奏的電子琴或者用撥碼開關選擇不同的歌曲做個點歌機再或者用UART接收電腦端下發(fā)的音符序列實現隨時換曲目。這樣項目就從單純的“播放器”變成了“樂器播放器”的綜合體。還有一個非常值得做的擴展是把音樂播放和數碼管顯示結合起來。用數碼管顯示當前播放音符的簡譜數字這樣調試和演示效果都會上一個檔次。音符編碼到數碼管段碼的映射又是一張查找表的事。回到這個項目本身我覺得它最大的價值不在于讓蜂鳴器唱歌這件事本身而在于它把數字電路設計里最核心的幾個要素——時鐘、計數、狀態(tài)、查表——全部串在了一起而且每一步都能用耳朵聽到結果。這種“聽得見”的反饋比單純看LED閃爍更直觀也更能建立對數字電路的直覺。我后來接觸DDS信號發(fā)生器、PCIE、千兆以太網這些復雜項目回頭想很多基本功都是在這個小項目里打下的。如果你正在學FPGA或者帶新人入門不妨從這個音樂演奏電路開始。先讓它唱起來再讓它唱得準最后讓它唱得好聽每一個階段都有實實在在的收獲。本文還有配套的精品資源點擊獲取 基于FPGA的音樂演奏電路：從分頻器到狀態(tài)機的完整設計
簡介本資源是一套完整的基于FPGA的音樂演奏電路Verilog開發(fā)工程面向數字電路初學者、電子類專業(yè)學生及FPGA入門開發(fā)者解決從硬件邏輯設計到音頻信號生成的全流程實踐問題。項目涵蓋音符解碼、頻率發(fā)生、PWM音量控制、時序調度等核心模塊融合數字系統設計與基礎音樂理論適用于課程設計、綜合實驗或競賽備賽場景。壓縮包共166個文件約13.85MB包含21個hdb/cdb編譯數據庫、21個v源文件含decoder.v、clk_divide.v、music_top.v等關鍵Verilog模塊、7個qmsg/rpt綜合與仿真報告、5個txt/readme文檔說明與配置指引以及sof配置文件、qsf引腳約束、mif音符數據表等典型Quartus工程要素。已有750人學習下載提供可直接編譯下載運行的完整工程結構支持FPGA板卡實機驗證并附帶備份文件與層次化設計信息便于理解模塊劃分與信號流向快速掌握數字音頻硬件實現方法。 按鍵按下去的瞬間蜂鳴器里冒出一個干干凈凈的“Do”然后跟著節(jié)奏一個一個往下走最后串成一句完整的《小星星》。第一次在FPGA開發(fā)板上把音樂“跑”起來的時候那種整條信號鏈路都在自己掌控里的踏實感確實讓人有點上癮。這個被稱為“基于FPGA的音樂演奏電路”的小項目是我?guī)氯巳腴T時非常喜歡讓他們動手做的一個題目也適合所有剛接觸Verilog和數字電路設計的同學。它看起來只是讓蜂鳴器唱歌但背后其實是時鐘分頻、計數器、狀態(tài)機、查表ROM、仿真驗證、引腳約束這一整套FPGA開發(fā)基本功的濃縮。這篇文章就把這個項目的完整拆解寫出來從音樂原理到模塊設計從仿真到上板再到我踩過的各種坑一次講清楚。1. 音樂演奏電路的核心原理和整體設計思路先說個很多人第一次聽到這個題目都會有的疑問FPGA是干邏輯控制的怎么能“演奏音樂”要回答這個得先把音樂的本質拆開看。1.1 音樂的三要素音高、音長、音色任何一段旋律扒開來看就三個維度音高頻率、音長時值、音色波形諧波構成。FPGA這種以時鐘和邏輯為基本單元的數字器件恰好對前兩個維度有天然的控制力。音高由頻率決定。標準音A4是440HzC調的Do中央C是261.63Hz。要發(fā)出這些聲音本質上就是讓輸出引腳按對應的頻率翻轉電平產生方波推動蜂鳴器發(fā)聲。FPGA有固定的系統時鐘比如常見的50MHz通過分頻就能得到任意低于系統時鐘的頻率。音長由時值決定。一首曲子里的四分音符、八分音符對應的是一段確定的時間長度。FPGA用計數器就能精確計時到點就切換音符。精度能到納秒級比人靠節(jié)拍器數拍子準得多。音色這個維度對于入門項目來說可以先放一放。用方波直接推蜂鳴器出來的聲音就是老式電子表那種“滴滴”聲談不上音色。不過后面如果想升級音質可以在FPGA內部做DDS直接數字頻率合成或PWM調制再配合外部DAC或低通濾波器來逼近正弦波。這個屬于進階玩法后面單獨說。1.2 方案選型從蜂鳴器到音頻輸出的三條路線硬件輸出方案直接決定了你的電路復雜度和音質上限做項目前要先把這條路線給定下來。我見過不少人在這一步沒想清楚買了兩三種器件反復折騰非常耽誤時間。無源蜂鳴器直推這是最省事的方案。所謂無源蜂鳴器是指內部沒有振蕩電路必須外部給一個方波才會響。頻率由你給的方波決定這和FPGA分頻輸出的思路完全對口。有源蜂鳴器則相反通電就響頻率固定只能做報警器做不了音樂買的時候千萬看清楚。無源蜂鳴器驅動電流很小FPGA引腳通常能直接帶起來串一個幾百歐的電阻保護引腳就夠了。喇叭PWM功放蜂鳴器音量小、頻響窄想聲音大一點、低頻好一點可以用喇叭。但喇叭需要比較大的驅動電流FPGA引腳帶不動常用的做法是輸出PWM波形經過一個三極管或者專用功放芯片比如LM386放大。PWM的載波頻率要遠高于音頻頻率一般用幾百kHz再用RC低通濾波器把方波的高頻諧波濾掉。DAC音頻放大器這算音質天花板了。在FPGA內部用DDS或查找表生成正弦波采樣數據通過并行或串行接口送給外部DAC芯片然后進功放。FPGA里存的也不再是一串頻率值而是一段段波形采樣點能做真正細膩的波形控制。這塊的復雜度上了一個臺階但很多做信號發(fā)生器的項目都是這條路。對新手來說我的建議非常明確第一版先走無源蜂鳴器直推把邏輯全部調通音準、節(jié)奏都對了再考慮升級PWM喇叭方案。上來就搞DAC邏輯和硬件同時調問題一下子混在一起很難排查。1.3 系統框架模塊劃分和信號流向想清楚目標和輸出路線之后整個電路就可以劃分成幾個職責單一的模塊。這也是FPGA開發(fā)的一個基本素養(yǎng)先畫架構再寫代碼別一上來就在一個always塊里堆所有功能。我的系統分成了四塊時鐘模塊把開發(fā)板上的50MHz或你板子的實際頻率系統時鐘接進來不做分頻也可以用它作為全局時鐘驅動所有模塊同步工作。分頻的事情交給具體功能模塊做。分頻模塊輸入一個音符編碼比如用4位二進制表示低音到高音的常用音輸出該音符對應的方波。內部就是把系統時鐘按目標頻率進行計數分頻。節(jié)拍控制模塊以固定頻率產生節(jié)拍脈沖一拍一個脈沖狀態(tài)機靠它推進到一個音符的結束時點。節(jié)拍速度用撥碼開關或者參數調整。控制狀態(tài)機模塊內部ROM存著一首曲子的音符序列每收到一個節(jié)拍脈沖就切換到下一個音符把對應的音符編碼送給分頻模塊。信號流向其實是一條非常清晰的單向鏈控制狀態(tài)機從ROM取音符編碼送到分頻模塊分頻模塊按頻率翻轉輸出最終驅動蜂鳴器。時鐘模塊負責給所有時序邏輯打拍子。任何一環(huán)出問題都只影響自己這一段的邏輯定位起來特別方便。2. 核心模塊的細節(jié)設計與參數計算整個項目的精華都在參數計算里。很多新手拿到代碼能跑但讓他換一首曲子、換一塊晶振就不知道怎么改了。這章把每個模塊的所以然講透。2.1 分頻器怎么用50MHz時鐘“彈”出Do-Re-Mi分頻器是整個電路最核心的模塊。它的任務也很純粹輸入一個時鐘頻率輸出一個指定頻率的方波。以50MHz系統時鐘為例要產生中央C261.63Hz的Do方法如下。先明確輸出頻率和時鐘頻率的關系。我們讓計數器從0累加到某個閾值后翻轉輸出信號一次那么輸出信號翻轉一次需要N個時鐘周期一個完整周期就需要2N個時鐘周期。所以[ N \frac{F_{clk}}{2 \times F_{note}} ]把50MHz和261.63Hz代進去[ N \frac{50,000,000}{2 \times 261.63} \approx 95,555 ]意味著計數器從0計數到95,554每次到頂就把輸出翻轉一次這樣輸出的方波頻率就是261.63Hz。同理每個音符的N值都可以算出來。我把C調低音5到高音1的常用音對照表直接整理出來開發(fā)時照著填就行。音符頻率Hz分頻計數N50MHz音符編碼低音5 Sol196.00127,5514d1低音6 La220.00113,6364d2低音7 Si246.94101,2394d3中音1 Do261.6395,5554d4中音2 Re293.6685,1344d5中音3 Mi329.6375,8424d6中音4 Fa349.2371,5834d7中音5 Sol392.0063,7764d8中音6 La440.0056,8184d9中音7 Si493.8850,6244d10高音1 Do523.2547,7794d11高音2 Re587.3342,5674d12高音3 Mi659.2637,9214d13休止符0無輸出4d0這里有兩個容易被忽視的細節(jié)。第一N值要取整數所以頻率會有微小偏差。以中央C為例95,555代入反推實際頻率是261.626Hz和261.63Hz的偏差在萬分之幾人耳完全聽不出來。但如果你把N算錯一位比如少了個0頻率就差了10倍聽起來就完全對不上號了。第二計數器位寬要留夠。95,555這個數轉成二進制是17位2^17131,072所以計數器至少要聲明成[16:0]或[17:0]。新手直接寫個[7:0] counter仿真時看不出問題一上板音高全亂原因就在這。實際代碼里我會用一個查找表實現音符編碼到分頻閾值的映射。用case語句把上面表格里的N值填進去就行簡單直觀綜合器也會自動優(yōu)化成ROM或MUX。2.2 音符編碼與ROM查表方案分頻模塊解決了“單個音怎么發(fā)聲”的問題那“整首曲子怎么唱”就得靠音符序列來控制。常見的做法有兩種。第一種是ROM查表法。預先把一首曲子的音符編碼按順序寫進一個ROM或數組狀態(tài)機用地址計數器逐個讀出每個節(jié)拍地址加一。這種做法的優(yōu)點是非常規(guī)整想換曲子只需要替換ROM的內容加一首歌就是多一份ROM的事很適合做個點歌器。缺點是多了一個地址計數邏輯對新手來說狀態(tài)機的狀態(tài)轉移要理清楚。第二種是狀態(tài)機直接枚舉。把每個音符做成一個狀態(tài)狀態(tài)轉移條件就是節(jié)拍脈沖。比如《小星星》前幾句就是Do狀態(tài) - Do狀態(tài) - Sol狀態(tài) - Sol狀態(tài) - La狀態(tài) - La狀態(tài) - Sol狀態(tài)。在Verilog里用parameter定義每個狀態(tài)狀態(tài)機里一條條列出來。我?guī)俗鲰椖糠炊扑]第二種。原因很簡單ROM查表法雖然“專業(yè)”但狀態(tài)機枚舉能把音符編碼、分頻、節(jié)奏的關系一次性理清楚。等把狀態(tài)機玩熟了再去看ROM查表法簡直就是降維打擊。而且狀態(tài)機枚舉天然支持跳轉比如做個循環(huán)播放或者按鍵暫停都很好改。不過代碼風格上要提醒一點狀態(tài)機的狀態(tài)不要用魔法數字一定要用parameter定義。不然一首歌幾十個狀態(tài)代碼里全是4d4、4d8過兩周你自己都看不懂在唱什么。2.3 節(jié)拍控制用計數器撐起節(jié)奏音高解決了接下來是音長。這是很多人做這個項目最容易翻車的地方。節(jié)拍的本質是一個精確的時間基準。假設一首歌是4/4拍每分鐘120拍那一拍就是0.5秒。我們要讓系統每0.5秒產生一個脈沖控制模塊收到脈沖就切到下一個音符。實現方法和分頻器幾乎一樣計數器從0累加到閾值就清零并輸出一個單周期的脈沖信號。這里計數的是50MHz的時鐘周期數[ M 50,000,000 \times 0.5 25,000,000 ]計數器位寬就要滿足25,000,000這個數是25bit2^2416,777,216不夠2^2533,554,432夠了。在設計節(jié)拍參數時我習慣把“每拍計數數”定義成一個parameter這樣想改歌曲速度只需要改一個數字。比如parameter BEAT_CNT 25_000_000;這是每分鐘120拍的速度。如果想讓曲子慢一點改成30_000_000就是每分鐘100拍。另外不同音符的時值是通過“占幾個節(jié)拍脈沖”實現的。四分音符占1拍二分音符占2拍八分音符占0.5拍。在狀態(tài)機里八分音符就需要在同一個音符狀態(tài)停留半個節(jié)拍周期。實現上有兩種做法一是把狀態(tài)機設計成每一個節(jié)拍脈沖切到下一個狀態(tài)同時允許兩個連續(xù)狀態(tài)是同一個音符編碼這樣八分音符就寫成兩個相同的連續(xù)狀態(tài)二是在狀態(tài)機里再細分計數允許一個狀態(tài)持續(xù)半拍。我傾向第一種因為狀態(tài)的推進邏輯單一不容易出錯。2.4 頂層控制邏輯狀態(tài)機的正確打開方式狀態(tài)機是這個項目的大腦。它的工作方式可以用一句通俗的話描述每個節(jié)拍脈沖到來我把當前的音符編碼發(fā)給分頻模塊然后自己想一下個音符是什么。寫狀態(tài)機最關鍵的是分清“組合邏輯輸出”和“時序邏輯狀態(tài)跳變”。很多新手把這兩件事寫在一個always塊里綜合出來一堆奇怪的鎖存器。我推薦三段式狀態(tài)機寫法一個always塊負責狀態(tài)寄存器更新一個always塊負責次態(tài)判斷一個always塊或者assign語句負責輸出。以《小星星》開頭幾個音符為例狀態(tài)跳變大概是這樣的localparam S_REST 3d0; localparam S_DO1 3d1; localparam S_DO2 3d2; localparam S_SOL1 3d3; localparam S_SOL2 3d4; localparam S_LA1 3d5; localparam S_LA2 3d6; localparam S_SOL 3d7; always (posedge clk or negedge rst_n) begin if (!rst_n) state S_REST; else if (beat_pulse) state next_state; end always (*) begin case (state) S_REST: next_state S_DO1; S_DO1: next_state S_DO2; S_DO2: next_state S_SOL1; S_SOL1: next_state S_SOL2; S_SOL2: next_state S_LA1; S_LA1: next_state S_LA2; S_LA2: next_state S_SOL; default: next_state S_REST; endcase end always (*) begin case (state) S_REST: note_code 4d0; S_DO1, S_DO2: note_code 4d4; S_SOL1, S_SOL2: note_code 4d8; S_LA1, S_LA2: note_code 4d9; S_SOL: note_code 4d8; default: note_code 4d0; endcase end上面這段代碼很直觀地展示了“一拍一切”的思路。八分音符就是把同一個音符編碼放在兩個連續(xù)狀態(tài)里每個狀態(tài)占一個節(jié)拍脈沖。這首曲子的完整版本狀態(tài)數比較多但單個狀態(tài)的功能很簡單擴展起來也順手。這里再補充一個我走過的彎路狀態(tài)編碼要用獨熱碼還是二進制碼。在資源不緊張的入門級FPGA上二進制碼完全夠用代碼也好讀。獨熱碼適合狀態(tài)數很多、對時序性能要求高的場景這個項目用不上。3. 從仿真到上板的完整實操流程原理講得再多不如動手跑一遍。這一章給出我推薦的一套實操流程從建工程到上板全走一遍中間穿插一些很具體的操作細節(jié)。3.1 工程搭建與代碼組織開發(fā)環(huán)境我用的是Vivado如果你用的是QuartusIntel FPGA或者國產FPGA的IDE思路完全一致只是界面和約束文件的格式略有差異。新建工程的時候芯片型號一定要選對。不同開發(fā)板用的FPGA芯片不同比如常見的有Artix-7 XC7A35T、Cyclone IV EP4CE10等。選錯了芯片后面綜合布局布線會報錯引腳約束也匹配不上。工程建好之后我習慣把源碼按模塊分文件組織top.v頂層模塊負責例化所有子模塊定義端口連接clk_div.v分頻模塊音符編碼轉方波輸出music_ctrl.v控制狀態(tài)機模塊節(jié)拍推進和音符序列管理beat_gen.v節(jié)拍發(fā)生器輸出節(jié)拍脈沖這樣做的好處是每一個文件都短小精悍查問題的時候能快速定位。很多人喜歡把幾百行代碼寫在一個文件里不是不行但等到上板出問題要調試的時候就會體會到模塊化拆分的痛苦。3.2 仿真驗證先“聽”后“彈”寫仿真測試平臺testbench是這個項目里最值得花時間的環(huán)節(jié)。很多人喜歡直接上板靠耳朵聽但那樣調試效率極低。好的仿真能讓你在幾分鐘內確認邏輯正確性。Testbench的基本結構是例化被測試的頂層模塊生成時鐘信號拉高復位然后觀察波形。timescale 1ns / 1ps module tb_music(); reg clk; reg rst_n; wire buzzer_out; top u_top( .clk (clk), .rst_n (rst_n), .buzzer (buzzer_out) ); initial begin clk 0; rst_n 0; #100; rst_n 1; end always #10 clk ~clk; // 50MHz時鐘周期20ns endmodule這里有一個關鍵的仿真技巧真實的節(jié)拍計數和分頻計數都太大了。比如節(jié)拍計數器要數25,000,000個周期仿真需要跑25,000,000 × 20ns 0.5秒。這個時間在仿真器里能跑但波形看起來非常長而且如果你想驗證整首曲子那就要等好幾分鐘。我的做法是仿真的時候把分頻閾值和節(jié)拍閾值都臨時縮小比如把BEAT_CNT從25,000,000改成2500把分頻閾值也等比縮小。這樣邏輯鏈路完全一致但仿真時間從幾秒縮到幾微秒波形一眼就能看完。邏輯驗證通過之后再改回真實參數上板。這個“參數臨時縮小”的方法在實際開發(fā)中非常實用所有帶計數器的項目都能這么干。仿真時要重點看三個信號分頻模塊的輸出是否按預期翻轉、節(jié)拍脈沖是否周期出現、狀態(tài)機是否按順序切換音符。如果你用ROM查表方案還要檢查地址是不是按順序加一。3.3 引腳約束與硬件連接仿真通過后真正的硬件挑戰(zhàn)才開始。首先要把FPGA的引腳和實際硬件對應起來。你需要翻開開發(fā)板的原理圖找到三樣東西系統時鐘引腳、蜂鳴器引腳、復位按鍵引腳。比如某塊常見的開發(fā)板上系統時鐘是50MHz連接在FPGA的E3引腳蜂鳴器連接在M14引腳復位按鍵連接在C12引腳。這些引腳號每個板子都不一樣必須查原理圖確認不能照抄別人的約束文件。在Vivado里約束文件.xdc的核心內容就是告訴工具邏輯端口對應物理引腳、電平標準是什么。一個典型的引腳約束長這樣set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property PACKAGE_PIN M14 [get_ports buzzer] set_property IOSTANDARD LVCMOS33 [get_ports buzzer] set_property PACKAGE_PIN C12 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n]電平標準大多用LVCMOS33因為大部分開發(fā)板的銀行電壓是3.3V。如果你接的是2.5V或1.8V的外設電平標準就要相應調整否則可能工作不穩(wěn)定甚至燒壞引腳。硬件連接方面蜂鳴器的長腳是正極短腳是負極。FPGA引腳輸出方波直接驅動無源蜂鳴器即可。我強烈建議在蜂鳴器正極和FPGA引腳之間串一個100到300歐的電阻不僅限流保護引腳也能讓聲音稍微柔和一點。有些無源蜂鳴器內部有線圈直接連引腳在輸出翻轉瞬間會有反電動勢串電阻能有效緩解。3.4 上板調試與最終驗證上板之后第一件事不是聽音樂好不好聽而是先確認幾個基本現象開發(fā)板電源燈正常程序下載成功沒有報錯按下復位按鍵后蜂鳴器開始發(fā)聲聲音有節(jié)奏不是一響到底也不是完全無聲如果完全不響先用示波器或者邏輯分析儀測FPGA引腳有沒有方波輸出。沒有示波器的話可以用萬用表測引腳平均電壓。方波的平均電壓大約是1.65V左右。如果引腳電壓一直是0或一直高電平說明分頻邏輯有問題或者引腳約束不對。如果聲音響了但節(jié)奏不對優(yōu)先檢查節(jié)拍計數器的閾值有沒有寫錯。比如把50000000寫成了5000000節(jié)拍速度就快了10倍。這個錯誤很隱蔽因為仿真時縮小參數反而掩蓋了問題。如果音準不對比如聽起來整體偏高或偏低先把某一個音符的頻率用示波器量一下或者用手機上的調音器APP對準。大多數情況下是分頻閾值算錯或計數器位寬不夠導致溢出。說到驗證我推薦一個很實用的土辦法把FPGA的同一個音符信號引到一個LED上。因為方波頻率在幾百赫茲LED看起來是常亮實際在快速閃爍但如果你設置一個很低的分頻值比如10HzLED就會明顯閃爍。用手機慢動作視頻拍LED數一秒內閃幾下就能驗證分頻邏輯是否正確。這個方法在沒有儀器的條件下非常管用。4. 常見問題與調試技巧實錄做硬件項目踩坑是常態(tài)。這一章把我見過和經歷過的高頻問題整理出來寫成一個速查表再挑幾個典型的展開講講。4.1 典型問題速查表現象可能原因排查方法蜂鳴器完全不響有源/無源蜂鳴器選錯確認是無源蜂鳴器蜂鳴器完全不響引腳約束錯誤對照原理圖檢查XDC蜂鳴器完全不響復位一直拉低檢查復位按鍵電平蜂鳴器一直響不停分頻器輸出恒為高/低示波器測引腳檢查N值有聲音但音調不對分頻閾值計算錯誤調音APP對準單音有聲音但音調不對計數器位寬不夠確認位寬 ≥ log2(N)節(jié)奏忽快忽慢節(jié)拍閾值參數不一致檢查BEAT_CNT聲音發(fā)悶/聲音小蜂鳴器驅動電流不足換三極管放大驅動仿真正確上板不響引腳未約束或約束錯誤檢查時序報告和XDC上電偶爾不響復位時序不穩(wěn)定增加復位延時或外部復位芯片4.2 仿真與上板不一致的坑最常見也最讓人抓狂的就是“仿真明明對了上板就是不行”。根據我的經驗原因通常集中在三處。第一引腳沒有約束或約束錯誤。仿真時信號是虛擬的不需要管引腳。上板后如果沒有正確的引腳約束工具會隨機分配或者直接報錯。最坑的是有些工具在未約束時會自動分配引腳看起來下載成功了實際上信號根本沒接到蜂鳴器上。所以燒錄之前一定要看implementation的pin report確認每個端口都綁到了正確的引腳。第二復位邏輯的差異。仿真時復位信號是理想化的從0變1只是一瞬間的事。但實際上電時FPGA內部的復位信號可能因為電源爬坡、時鐘未穩(wěn)定等原因出現毛刺。我習慣在頂層模塊里加一個上電延時復位用計數器對系統時鐘計數比如數滿100,000個周期后再釋放復位。這個做法能解決很大一部分“上電不響”的問題。第三時序約束缺失導致的亞穩(wěn)態(tài)或時序違例。這個項目邏輯簡單通常不會有時序收斂問題但如果你的狀態(tài)機跳變沿和時鐘邊沿配合不當個別情況下會出現偶爾跳錯狀態(tài)的現象。解決方法是在XDC里加上主時鐘約束create_clock -period 20.000 -name sys_clk [get_ports clk]時鐘約束加上之后工具會做真正的時序分析如果存在嚴重違例會明確報出來方便提前處理。這個習慣要從入門就養(yǎng)成等以后做高速接口的時候會省非常多事。4.3 音色和音質的進一步提升如果你做完第一版覺得“電子琴”效果太塑料了那么可以朝這幾個方向做無損升級。第一個方向是PWM模擬正弦波。原理是讓FPGA輸出一個高頻PWM信號占空比按正弦波的幅度變化再經過一個低通濾波器把高頻載波濾掉剩下的就是平滑的正弦波。這個技術本質上就是1bit DAC在很多音頻應用里都有。比直接用方波推蜂鳴器聲音會柔和非常多。第二個方向是查表DDS。先把一個周期的正弦波采樣成256個點存到ROM里然后用相位累加器按目標頻率去掃ROM輸出對應的采樣值。通過改變相位累加步長就能精確控制輸出頻率。相比分頻器DDS的頻率分辨率可以做得很高而且輸出波形連續(xù)性好。這個方案在函數信號發(fā)生器里非常經典。第三個方向是增加交互。比如用按鍵輸入音符做成一個可彈奏的電子琴或者用撥碼開關選擇不同的歌曲做個點歌機再或者用UART接收電腦端下發(fā)的音符序列實現隨時換曲目。這樣項目就從單純的“播放器”變成了“樂器播放器”的綜合體。還有一個非常值得做的擴展是把音樂播放和數碼管顯示結合起來。用數碼管顯示當前播放音符的簡譜數字這樣調試和演示效果都會上一個檔次。音符編碼到數碼管段碼的映射又是一張查找表的事。回到這個項目本身我覺得它最大的價值不在于讓蜂鳴器唱歌這件事本身而在于它把數字電路設計里最核心的幾個要素——時鐘、計數、狀態(tài)、查表——全部串在了一起而且每一步都能用耳朵聽到結果。這種“聽得見”的反饋比單純看LED閃爍更直觀也更能建立對數字電路的直覺。我后來接觸DDS信號發(fā)生器、PCIE、千兆以太網這些復雜項目回頭想很多基本功都是在這個小項目里打下的。如果你正在學FPGA或者帶新人入門不妨從這個音樂演奏電路開始。先讓它唱起來再讓它唱得準最后讓它唱得好聽每一個階段都有實實在在的收獲。本文還有配套的精品資源點擊獲取